并行設(shè)計(jì)FPGA和PCB，應(yīng)對(duì)系統(tǒng)設(shè)計(jì)的趨勢(shì)與挑戰(zhàn)_高都電子P

復(fù)雜度日益增加的系統(tǒng)設(shè)計(jì)要求高性能FPGA的設(shè)計(jì)與PCB設(shè)計(jì)并行進(jìn)行。通過(guò)整合FPGA和PCB設(shè)計(jì)工具以及采用高密度互連(HDI)等先進(jìn)的制造工藝，這種設(shè)計(jì)方法可以降低系統(tǒng)成本、優(yōu)化系統(tǒng)性能并縮短設(shè)計(jì)周期。

圖1：FPGA和PCB設(shè)計(jì)團(tuán)隊(duì)必須并行工作，不斷地交換數(shù)據(jù)和信息以確保系統(tǒng)設(shè)計(jì)成功。

電子工業(yè)背后的推動(dòng)力是對(duì)更快、更便宜的產(chǎn)品的需求以及在競(jìng)爭(zhēng)廠商之前將產(chǎn)品推向市場(chǎng)。IC技術(shù)的進(jìn)步一直以來(lái)就是促使功能增加和性能提高的主要因素之一，而FPGA技術(shù)也一直以非常快的速度在發(fā)展。與過(guò)去FPGA僅僅用作膠合邏輯不同的是，現(xiàn)在FPGA已經(jīng)被用來(lái)實(shí)現(xiàn)主要系統(tǒng)功能。FPGA的邏輯門(mén)數(shù)已達(dá)1千萬(wàn)，內(nèi)核速度達(dá)到400MHz，能提供高達(dá)11Gbps的下一代芯片間通信速度。而與此同時(shí)，它仍然保持著非常合理的成本，因此，與ASIC和定制IC相比，F(xiàn)PGA是一種更具有吸引力的選擇。

IC和FPGA技術(shù)的進(jìn)步對(duì)下游產(chǎn)業(yè)產(chǎn)生的效應(yīng)影響到了PCB行業(yè)，這些高管腳數(shù)和高性能封裝推動(dòng)新的PCB生產(chǎn)及設(shè)計(jì)技術(shù)具有諸如嵌入無(wú)源器件、數(shù)千兆位信號(hào)和EMI分析等功能，并對(duì)專(zhuān)用的高密度和高性能布線(xiàn)提出了需求?；镜南到y(tǒng)設(shè)計(jì)方法也在發(fā)生變化，對(duì)FPGA和PCB的設(shè)計(jì)可以并行進(jìn)行以降低系統(tǒng)成本、優(yōu)化系統(tǒng)性能并縮短設(shè)計(jì)周期。

PCB和FPGA一般是在不同的設(shè)計(jì)環(huán)境下創(chuàng)建，過(guò)去這些設(shè)計(jì)方案很少相互溝通。然而，隨著高性能、高密度FPGA器件的日益流行，為滿(mǎn)足緊張的上市時(shí)間表，如今PCB和FPGA設(shè)計(jì)團(tuán)隊(duì)必須并行工作(見(jiàn)圖1)，不斷地交換數(shù)據(jù)和信息以確保整個(gè)系統(tǒng)設(shè)計(jì)獲得成功。

當(dāng)在PCB上實(shí)現(xiàn)高端FPGA時(shí)，設(shè)計(jì)工程師面臨性能優(yōu)化和系統(tǒng)設(shè)計(jì)生產(chǎn)率的雙重挑戰(zhàn)。設(shè)計(jì)工程師必須問(wèn)自己：是什么問(wèn)題使得過(guò)程慢了下來(lái)？需要做什么來(lái)獲得最佳性能？這些問(wèn)題的答案可幫助他們鑒別可實(shí)現(xiàn)更小、更便宜和更快系統(tǒng)的解決方案。

設(shè)計(jì)效率的挑戰(zhàn)

設(shè)計(jì)工程師需要并行設(shè)計(jì)PCB和FPGA時(shí)，F(xiàn)PGA設(shè)計(jì)工程師再也不能像以前那樣獨(dú)立地設(shè)計(jì)，然后將完成的FPGA設(shè)計(jì)交給PCB設(shè)計(jì)工程師就可了事。一個(gè)有競(jìng)爭(zhēng)力的設(shè)計(jì)要求FPGA和PCB設(shè)計(jì)工程師從上至下的協(xié)作，各自做些折衷以保證最后得到一個(gè)最優(yōu)系統(tǒng)。并行設(shè)計(jì)的好處是它能減少設(shè)計(jì)周期、優(yōu)化系統(tǒng)性能并降低制造成本。

圖2：創(chuàng)建和更新FPGA的PCB原理圖符號(hào)所需時(shí)間的估計(jì)。

并行設(shè)計(jì)的挑戰(zhàn)在于FPGA布局和布線(xiàn)工具得到的結(jié)果需要準(zhǔn)確、迅速地映射到原理圖和PCB布局中，同時(shí)PCB設(shè)計(jì)的任何改變也必須在FPGA上更新。傳統(tǒng)的設(shè)計(jì)過(guò)程是先設(shè)計(jì)FPGA，然后再將它們交給PCB設(shè)計(jì)工程師進(jìn)行電路板實(shí)現(xiàn)，如今這種做法不再可行。

如果FPGA設(shè)計(jì)/綜合、布局/布線(xiàn)以及PCB設(shè)計(jì)環(huán)境沒(méi)有被整合，F(xiàn)PGA和PCB方案之間的溝通必須用人工的方法來(lái)實(shí)現(xiàn)。對(duì)于有幾百個(gè)管腳的小型FPGA，這可能還可以接受，但是，如今很多設(shè)計(jì)擁有多個(gè)高度復(fù)雜的FPGA，使用這種方法進(jìn)行信息溝通將非常浪費(fèi)時(shí)間，并容易出錯(cuò)。僅僅是高管腳數(shù)FPGA的PCB原理圖符號(hào)的創(chuàng)建和更新，就可以凸顯這個(gè)問(wèn)題(設(shè)計(jì)時(shí)間的評(píng)估見(jiàn)圖2)。

另外一個(gè)問(wèn)題涉及到PCB上的大型FPGA。與小型FPGA的符號(hào)不同，大型FPGA的單個(gè)符號(hào)在一張?jiān)韴D放不下。這些符號(hào)必須通過(guò)功能分組被分成幾個(gè)符號(hào)，并在FPGA的設(shè)計(jì)反復(fù)過(guò)程中保持不變。

FPGA設(shè)計(jì)工程師花費(fèi)大量時(shí)間調(diào)整性能、選擇正確的I/O管腳驅(qū)動(dòng)器/接收器，然而FPGA的設(shè)計(jì)并非僅受FPGA設(shè)計(jì)工程師的控制。當(dāng)在PCB上進(jìn)行FPGA的布局和布線(xiàn)時(shí)，設(shè)計(jì)環(huán)境可能要求改變FPGA的管腳分配，如果PCB工具中沒(méi)有FPGA設(shè)計(jì)規(guī)則，這可能成為一個(gè)重復(fù)而費(fèi)時(shí)的過(guò)程。

此外，F(xiàn)PGA 的I/O分配也成了一個(gè)系統(tǒng)問(wèn)題。設(shè)計(jì)工具需要能夠管理管腳分配，但它們必須能被PCB和FPGA設(shè)計(jì)工程師用來(lái)溝通管腳約束。PCB設(shè)計(jì)工程師無(wú)法創(chuàng)建一個(gè)阻止FPGA時(shí)序收斂的條件，而FPGA設(shè)計(jì)工程師也不能創(chuàng)建一個(gè)阻止系統(tǒng)時(shí)序收斂的條件。

圖3、圖4給出的例子體現(xiàn)了裝配在PCB上的FPGA的性能優(yōu)化前后的布線(xiàn)情況。FPGA的32位總線(xiàn)必須直接與左邊連接器進(jìn)行通訊，這是一個(gè)高速總線(xiàn)，其上所有網(wǎng)絡(luò)必須匹配以獲得適當(dāng)?shù)钠笨刂啤?/p>

在圖3中，為使所有的走線(xiàn)長(zhǎng)度與最長(zhǎng)網(wǎng)絡(luò)相匹配，布線(xiàn)器增加了很多蛇形走線(xiàn)。從PCB布線(xiàn)的角度來(lái)看，其結(jié)果是一團(tuán)糟：有很多額外的擁塞、太多額外的走線(xiàn)以及一個(gè)工作性能并非最優(yōu)的總線(xiàn)。

圖3：FPGA性能優(yōu)化前的布線(xiàn)圖。

在圖4中，布線(xiàn)器也對(duì)所有的走線(xiàn)長(zhǎng)度與最長(zhǎng)走線(xiàn)進(jìn)行了匹配。即使這樣，每條走線(xiàn)的長(zhǎng)度也只有1.8英寸，而此前為3.2英寸，更短的匹配長(zhǎng)度使總線(xiàn)延時(shí)減少到320皮秒。這種性能優(yōu)化是整合FPGA和PCB設(shè)計(jì)過(guò)程的結(jié)果，它可獲得理想的FPGA管腳圖。

這個(gè)例子說(shuō)明了在PCB上裝配FPGA可能存在的挑戰(zhàn)，包括：額外的擁塞需要更長(zhǎng)的PCB設(shè)計(jì)時(shí)間完成布線(xiàn)；并非最優(yōu)的系統(tǒng)性能；額外的布線(xiàn)要求額外的PCB層，從而增加制造成本。

功能方面的性能障礙

IC和FPGA器件已經(jīng)過(guò)優(yōu)化以便得到更高性能，例如，它們現(xiàn)在能夠?qū)崿F(xiàn)每秒數(shù)Gb的串行通訊性能。從時(shí)序收斂、信號(hào)完整性以及全面降低PCB布線(xiàn)密度的角度來(lái)看，這種方法有以下幾個(gè)優(yōu)點(diǎn)：

1．時(shí)序校準(zhǔn)沒(méi)那么嚴(yán)格：時(shí)鐘包含在串行信號(hào)內(nèi)，因此設(shè)計(jì)工程師不需要管理時(shí)鐘和數(shù)據(jù)之間的時(shí)序； 2．改善信號(hào)完整性：所有信號(hào)都使用差分線(xiàn)對(duì)，可提高信號(hào)質(zhì)量； 3．布線(xiàn)簡(jiǎn)化：串行信號(hào)沿一條路徑(實(shí)際上是差分線(xiàn)對(duì))傳輸，而不是在具有多條走線(xiàn)的總線(xiàn)上并行傳輸，這意味著互連需要較少的走線(xiàn)和層數(shù)； 4．片上端接：通過(guò)在FPGA內(nèi)集成可變電阻端接器，板上需要的表面貼器件更少，可以節(jié)省空間并提高性能。在更新的器件里還包含了片上電容，可節(jié)省更多的空間。

在系統(tǒng)中使用這些高端FPGA則使PCB設(shè)計(jì)成為整個(gè)系統(tǒng)設(shè)計(jì)取得成功的關(guān)鍵途徑，其中系統(tǒng)必須能高速運(yùn)行，并具有生產(chǎn)成本效益，還能按時(shí)設(shè)計(jì)出來(lái)。

每秒數(shù)Gb的通訊速度要求一套能夠進(jìn)行信號(hào)走線(xiàn)并驗(yàn)證的全新工具。這時(shí)PCB上的走線(xiàn)、連接器和過(guò)孔也需要消耗功率，必須小心地對(duì)它們建模，用經(jīng)典的信號(hào)完整性分析方法計(jì)算延時(shí)、過(guò)沖/下沖和串?dāng)_。另外還必須用理解位模式、預(yù)加重、均衡和眼圖，對(duì)工作在GHz頻率范圍的串行連接進(jìn)行建模。EDA和FPGA供應(yīng)商也正在協(xié)作，以“設(shè)計(jì)套件”的形式提供準(zhǔn)確的器件模型、設(shè)計(jì)約束和參考設(shè)計(jì)，這都將提高設(shè)計(jì)質(zhì)量并縮短設(shè)計(jì)周期。

串行I/O還需要由公共系統(tǒng)約束驅(qū)動(dòng)的改進(jìn)的PCB布局和布線(xiàn)技術(shù)，另外還須根據(jù)最大的匹配延時(shí)以及用到的過(guò)孔數(shù)量嚴(yán)格控制差分線(xiàn)對(duì)的走線(xiàn)。

先進(jìn)的PCB制造技術(shù)

高端FPGA的高管腳數(shù)和高管腳密度產(chǎn)生的另一個(gè)挑戰(zhàn)是需要將FPGA裝配到PCB上，然后再將它們連接到板上的其它IC。在很小的面積上有如此多管腳，以致采用普通PCB制造工藝幾乎不可能進(jìn)行內(nèi)部連線(xiàn)。其結(jié)果是，這些器件促進(jìn)了先進(jìn)PCB制造技術(shù)的采用，例如高密度互連(HDI)以及嵌入無(wú)源器件等。

HDI在PCB上使用IC制造技術(shù)。HDI層沉積在傳統(tǒng)PCB壓合層上(例如FR4)，可以制造出很窄的走線(xiàn)和很小的過(guò)孔(微過(guò)孔)，并很容易使扇出遠(yuǎn)離高密度封裝，通常是球柵陣列(BGA)或芯片級(jí)封裝(CSP)。另外，使用這些HDI技術(shù)還需要能夠理解這種PCB和IC混合生產(chǎn)技術(shù)的專(zhuān)用PCB布局軟件。

HDI/微過(guò)孔的好處包括：

1.減少產(chǎn)品尺寸：PCB基板的高度和厚度降低，體積也減小了； 
2.增加走線(xiàn)密度：每個(gè)器件的連線(xiàn)更多，而器件布置得更緊密； 
3.降低成本：HDI能減少電路板的層數(shù)和面積，使每塊大的裸板能產(chǎn)出更多電路板，削減生產(chǎn)成本； 
4.改善電氣性能：HDI的寄生效應(yīng)只有通孔的十分之一，其引線(xiàn)更短，噪聲裕量更大； 
5.降低無(wú)線(xiàn)電干擾(RFI)/EMI：因?yàn)榈仄矫娓咏蛘呔驮诒韺?，可利用地平面的分布電容，大大減少RFI/EMI； 
6.提高散熱效率：HDI層的絕緣介質(zhì)很薄，溫度梯度很高，可提高散熱性能； 
7.提高設(shè)計(jì)效率：微過(guò)孔使雙面布局變得容易，還改善了器件管腳的走線(xiàn)(在焊盤(pán)上打過(guò)孔)，因而留出更多的內(nèi)層布線(xiàn)空間；

圖4：FPGA性能優(yōu)化后的布線(xiàn)圖。

8.提高良品率(DFM)：由于間隙很小，HDI板幾乎不需要壓合； 
9.減少層數(shù)：通常需要10到12層板的表面貼技術(shù)(SMT)，采用HDI制造工藝只需6層就可以實(shí)現(xiàn)； 
10.縮短設(shè)計(jì)周期：由于采用埋孔，布線(xiàn)空間更充足，可顯著減少設(shè)計(jì)時(shí)間。

此外，這些高管腳數(shù)器件需要很多去耦電容和端接電阻以保證工作性能，傳統(tǒng)的SMD無(wú)源器件會(huì)占用表面層的寶貴面積。通過(guò)將這些無(wú)源器件嵌入到PCB內(nèi)層，PCB的尺寸可大大減少，同時(shí)性能也能得到提高。

嵌入無(wú)源器件具有很多優(yōu)點(diǎn)，包括： 
1.增加設(shè)計(jì)密度：將無(wú)源SMD移入到內(nèi)層能讓其它器件布置得更緊密； 
2.降低系統(tǒng)成本：雖然額外的步驟將增加生產(chǎn)成本，但是通過(guò)減少SMD并使電路板面積最小化，可降低整體系統(tǒng)成本； 
3.減輕系統(tǒng)重量和電路板面積：去除SMD能減少電路板尺寸和重量； 
4.提高性能：無(wú)源器件可以非?？拷性雌骷?，這可減少電感，提高性能； 
5.提高可靠性和質(zhì)量：需要裝配的SMD越少意味著潛在的焊接故障越少； 
6.增加功能：為增加功能創(chuàng)造了機(jī)會(huì)，而不用擔(dān)心減少設(shè)計(jì)面積；

就像其它任何新興技術(shù)一樣，隨著支持它們的基礎(chǔ)技術(shù)的發(fā)展，其成本將下降。嵌入無(wú)源器件技術(shù)便是如此，它曾經(jīng)僅用于非常前沿的設(shè)計(jì)，但現(xiàn)在它甚至用在那些要求小尺寸、高功能的消費(fèi)類(lèi)產(chǎn)品中。

嵌入無(wú)源器件的設(shè)計(jì)關(guān)鍵是要有便于高效設(shè)計(jì)的自動(dòng)化工具。如果由人工來(lái)定義庫(kù)器件，那么要設(shè)計(jì)具有不同參數(shù)值和公差的數(shù)百個(gè)無(wú)源器件是不可能的，它需要由電阻和電容特性參數(shù)(來(lái)自元器件供應(yīng)商)驅(qū)動(dòng)的自動(dòng)綜合算法。這些綜合算法驅(qū)動(dòng)那些分析所有無(wú)源器件所需的權(quán)衡工具，并幫助確定最佳材料組合和外形尺寸。這些權(quán)衡工具有助于減少電路板上的器件數(shù)量，減少生產(chǎn)步驟和最終成本。

本文小結(jié)

從事電子產(chǎn)品設(shè)計(jì)的公司需要FPGA工具和PCB設(shè)計(jì)工具進(jìn)行緊湊、雙向地整合，還需要EDA和FPGA供貨商緊密合作。有了這種整合與合作，他們才能達(dá)到上市時(shí)間和性能的目標(biāo)，否則日益增加的系統(tǒng)設(shè)計(jì)復(fù)雜度將使設(shè)計(jì)過(guò)程停滯不前，并最終消減或吞噬公司的利潤(rùn)。