面向5G且完全集成參考時鐘的抖動衰減器簡化高速網(wǎng)絡時鐘

2020-12-11 08:57:02

Silicon Labs(又名“芯科Science and Technology”)最近擴展了Si539x抖動衰減器系列產品。其新的器件型號具有完全集成的參考時鐘，這增強了系統(tǒng)的可靠性和性能，并簡化了布線高速網(wǎng)絡設計中的印刷電路板布局。新的Si539x抖動衰減器旨在滿足100/200/400/600/800G設計中嚴格的參考時鐘要求，并為SoC、PHY、FPGA和最先進以太網(wǎng)交換機的ASIC中56G PAM-4 SerDes的嚴格抖動要求提供40%以上的余量，還為滿足未來要求的新興112G SerDes設計提供解決方案。

提高系統(tǒng)可靠性和性能—新的Si539x抖動衰減器集成了一個高度可靠的晶體，該晶體已在整個溫度范圍內進行了全面測試，并針對活動下降進行了預篩選。Si539x器件完全通過了各種可靠性測試，包括沖擊、振動、溫度循環(huán)和晶體老化。規(guī)格嚴格的晶體和創(chuàng)新的器件結構降低了晶體對系統(tǒng)風扇引起的溫度變化的敏感性，從而實現(xiàn)了更加一致和可靠的操作。

高聲發(fā)射抗擾度—集成參考時鐘的器件結構比外部晶體設計具有更高的聲發(fā)射抗擾度。AE是PCB在承受溫度梯度或外部機械力時產生的噪聲波輻射，導致PCB組裝中出現(xiàn)微裂紋或塑性變形。與AE導致頻率誤差較大的分立晶體不同，Si539x器件的創(chuàng)新封裝結構可以隔離和保護晶體免受AE噪聲的影響，確?？煽康墓ぷ骱鸵恢碌念l率響應。

節(jié)省板面產品—設計高端口號光纖和以太網(wǎng)線路卡的客戶非常重視減少整體電路板面產品。通過使用集成參考時鐘的抖動衰減器，開發(fā)人員可以減少35%以上的印刷電路板面積，并帶來額外的好處：集成參考時鐘消除了晶振下的禁布區(qū)需求，因此可以在器件周圍執(zhí)行更密集的時鐘布線，從而進一步簡化布線的印刷電路板布局

頻率靈活性和時鐘分配—Si539x器件可以在多達12路差分時鐘輸出上產生100 Hz至1028 MHz的任意頻率組合，無需獨立的時鐘發(fā)生器和時鐘緩沖器。這些優(yōu)勢實現(xiàn)了“片內時鐘樹”時鐘，同時消除了與分立時鐘樹解決方案相關的額外抖動。